Схема распараллеливания вычислений при приближенном реше-
нии прямой задачи методом мультифиниша с использованием
NN
-
процессорной МВС имеет вид:
1) процессор
P
i
,
i
∈
[1 :
NN
]
, получает от
host
-процессора векторы
управлений
U
(
i
−
1)
r
+1
, U
(
i
−
1)
r
+2
, . . . , U
ir
;
2) интегрируя при каждом из этих управлений систему ОДУ (3),
процессор находит координаты множества точек
{
Y
j
(
T
)
, j
∈
[(
i
−
1)
r
+
+1 :
ir
]
}
;
3) процессор
P
i
передает координаты полученных точек
host
-
процессору;
4)
host
-процессор строит сначала дискретную, а затем непрерыв-
ную аппроксимацию границы
Γ
Y
области достижимости.
Здесь
r
= [
M/NN
]
— число векторов управления, обрабатываемых
процессором
P
i
;
[
∗
]
— символ ближайшего б´ольшего целого.
Отметим, что при большом числе узлов
M
задача построения дис-
кретной и непрерывной аппроксимации границы
Γ
Y
области достижи-
мости может иметь высокую вычислительную сложность и требовать
распараллеливания.
При параллельном построении множества достижимости по рас-
смотренной схеме проблема балансировкизагрузкиМВС не возника-
ет. Припостроени границы
Γ
Y
области достижимости
D
Y
ситуация
может быть иной.
Равномерная декомпозиция точек переключения
. Положим, что од-
ну из границ множества достижимости формируют управления класса
L
Γ
U
[0
, T
]
, в которых все компоненты вектора управления, кроме одной,
постоянны, а компонента
u
1
(
t
)
, например, имеет одну точку пере-
ключения:
u
Γ
1
(
t, t
S
) =
1
,
t
∈
[0
, t
S
]
,
−
1
, t
∈
(
t
S
, T
]
,
u
Γ
2
(
t
) =
const
2
, . . . , u
Γ
m
(
t
) =
const
m
.
Здесь
t
S
∈
[0
, T
]
— момент времени, в который происходит переключе-
ние управления
u
Γ
1
(
t
)
.
Покроем интервал
[0
, T
]
равномерной сеткой с шагом
Δ
t
S
=
T/M
иузлами
t
S
i
,
i
∈
[1 :
M
]
. Положим, что шаг
Δ
t
S
кратен шагу
Δ
t
, так
что
Δ
t
S
=
q
Δ
t
, где
q
=
K/M
1
— целое число. При этом есте-
ственно принять
U
Γ
i
=
u
Γ
1
(
t, t
S
i
)
, u
Γ
2
, . . . , u
Γ
m
т
. Таким образом, схема
распараллеливания в данном случае имеет вид, показанный на рис. 1.
В соответствии с этой схемой на процессоре
P
1
выполняется
интегрирование системы ОДУ (3) при управлениях
U
Γ
1
, . . . , U
Γ
r
, на
процессоре
P
2
— приуправлениях
U
Γ
r
+1
, . . . , U
Γ
2
r
идалее до про-
цессора
P
NN
, который выполняет интегрирование при управлениях
U
Γ
(
NN
−
1)
r
+1
, . . . , U
Γ
M
.
ISSN 0236-3933. Вестник МГТУ им. Н.Э. Баумана. Сер. “Приборостроение”. 2010. № 2 7
