чения 49,7 дБ. К этому показателю уровня компенсации необходимо
отнестись критически и считать его идеальным, потому что модель
адаптивной системы ИФАПЧ (см. рис. 3) не учитывает ряд нелиней-
ностей, присущих реальной адаптивной системе ИФАПЧ и не рассма-
триваемых в настоящей работе.
Выводы
. Предложена методика определения длительности пере-
ходного процесса адаптации при компенсации помех дробности. Ме-
тодика предполагает разбиение на три этапа:
первый
— синтез непосредственно системы ИФАПЧ с использова-
нием каких-либо критериев качества;
второй
— с использованием введенных нормированных параме-
тров адаптивной системы ИФАПЧ нахождение времени адаптации в
эквивалентной адаптивной системе ИФАПЧ, когда сигнал с ДСМ заме-
няется “эквивалентным” сигналом и при этом определяется значение
коэффициента усиления интегратора
K
int
;
третий
— уточнение времени адаптации при использовании ре-
альных сигналов с выхода ДСМ и устройства компенсации по пред-
ложенным формулам.
СПИСОК ЛИТЕРАТУРЫ
1. В а р ф о л о м е е в Г. Ф. Спектр помех дробности в системе фазовой АПЧ
с дробным делителем частоты // Техника средств связи. Сер. ТРС. – 1978. –
Вып. 10 (21). – С. 66–71.
2. К о з л о в В. И., П а л е н к о в А. В., Р я п о л о в А. А. Синтезатор частот с
модуляцией дробных коэффициентов деления в петле ФАПЧ // Электросвязь. –
1988. – № 9. – С. 48–50.
3. Р о м а н о в С. К., М а р к о в И. А. Определение помех дробности в синте-
заторах частот с системами ФАПЧ, использующих дельта-сигма модуляторы в
дробных делителях частоты // Теория и техника радиосвязи: Науч.-техн. сб. /
ОАО “Концерн “Созвездие”. – Воронеж, 2006. – Вып. 1. – С. 97–102.
4. Р о м а н о в С. К., М а р к о в И. А. Т и х о м и р о в Н. М. Пути уменьшения
помех дробности в синтезаторах с системами ИФАПЧ, использующих дельта-
сигма модуляторы в дробных делителях частоты // Теория и техника радиосвязи:
Науч.-техн. сб. / ОАО “Концерн “Cозвездие”. – Воронеж, 2007. – Вып. 1. – С. 70–
77.
5. M e n i n g e r S. E., and P e r r o t t M. H. A fractional-
N
frequency synthesizer
architecture utilizing a mismatch compensated PFD/DAC structure for reduced
quatization-induced phase noise, IEEE Trans. Circuits Syst // Analog Digit. Signal
Process. – Vol. 50, no. 11. –P. 839–849, Nov. 2003.
6. M e n i n g e r S. E., and P e r r o t t M. H. A 1MHz bandwidth 3,6 GHz 0,18 um
CMOS fractional-
N
synthesizer utilizing a hybrid PFD/DAC structure for reduced
broadband phase noise // IEEE Journal of Solid-State Circuits. – Vol. 41, no. 4. –
P. 966–980, April 2006.
7. P a m a r t i S., and G a l t o n I. Phase-noise cancellation design tradeoffs in delta-
sigma fractional-
N
PLLs // IEEE Trans. Circuits Syst // Analog Digit. Signal Process.
– Vol. 50, no. 11. – P. 829–838, Nov. 2003.
8. P a m a r t i S., J a n s s o n L. and G a l t o n I. A wideband 2,4 GHz delta-sigma
fractional-
N
PLL with 1Mb/s in-loop modulation // IEEE J. Solid-State Circuits. –
Jan. 2004. – Vol. 39, no. 1. – P. 49–62.
38 ISSN 0236-3933. Вестник МГТУ им. Н.Э. Баумана. Сер. “Приборостроение”. 2013. № 1
