Выявление высокоуровневых иерархических структур сверхбольших интегральных схем через сильно связанные логические группы

Приведен метод автоматического анализа сверхбольших интегральных схем. В группах с нерегулярной структурой ячейки сильно связаны друг с другом, группы имеют больше внутренних связей, чем внешних. Выявлены связанные логические структуры, что позволяет выделить из транзисторной схемы потенциальный функциональный фрагмент, чтобы затем установить его назначение. На первом этапе формирования логически связанной группы происходит линейное упорядочение, на втором - выбор кандидата на добавление в группу, на третьем - улучшение и сокращение группы.

Литература

[1] Григорьян С.Г. Конструирование электронных устройств систем автоматизации и вычислительной техники. Ростов н/Д: Феникс, 2007. 303 с.

[2] Phillip E. Allen, Douglas R. Holberg. CMOS Analog Circuit Design Third Edition. Oxford University Press. 2012.

[3] Chen Т., Hsu Т., Jiang Z., Chang Y. NTUplace: a ratio partitioning based placement algorithm for large-scale mixed-size designs // Proceedings of the International Symposium on Physical Design. 2005. P. 236-238.

[4] Князев Б.А., Черненький В.М. Методика и модель кластеризации паттернов двигательной активности лица как преобразований метаграфов // Вестник МГТУ им. Н.Э. Баумана. Сер. Приборостроение. 2014. № 4. С. 34-54.

[5] mPL6: Enhanced multilevel mixed-size placement / T. Chan, J. Cong, J. Shinnerl, K. Sze, M. Xie // Proceedings of the 2006 International Symposium on Physical Design. 2006. P. 212-214.

[6] Winn detecting tangled logic structures in VLSI netlists / Tanuj Jindal, Charles J. Alpert, Jiang Hu, Zhuo Li, Gi-Joon Nam, Charles B. Winn // Conference: Design Automation Conference’10. 13-18 June 2010.

[7] Andrew B. Kahng, Jens Lienig, Igor L. Markov, Jin Hu. Netlist and system partitioning. Springer netherlands VLSI physical design: Graph Partitioning to Timing Closure. 2011. P. 31-54.

[8] Tae-Young Choe, Chan-Ik Park. A k-way graph partitioning algorithm based on clustering by еigenvector. Springer Berlin Heidelberg Computational Science // ICCS. 2004. P. 598-601.

[9] Adya Saurabh N., Markov Igor L., Villarrubia Paul G. Improving min-cut placement for VLSI using analytical techniques proc.: IBM ACAS Conference. IBM ARL, 2003.

[10] Ting-Chi Wang, Wang L.-C. Multilevel circuit clustering for delay minimization. Computer-Aided Design of Integrated Circuits and Systems // IEEE Transactions on Volume 23, Issue 7, July 2004. P. 1073-1085.

[11] Cong J., Lim S. K. Edge separability-based circuit clustering with application to multilevel circuit partitioning // IEEE Transactions on Computer-Aided Design. 2004. No. 23 (3). Р. 346-357.

[12] Kudva Р., Sullivan А., Dougherty W. Metrics for structural logic synthesis // Proceedings of the IEEE/ACM International Conference on Computer-Aided Design, 2002. P. 551-556.

[13] Jason Cong Fellow and Sung Kyu Lim. Edge separability-based circuit clustering with application to multilevel circuit partitioning // Transactions on computer-aided design of integrated circuits and systems. 2004. Vol. 23. No. 3. P. 36-357.

[14] Коротаев А.И., Кузовлев В.И. Система определения геометрических параметров трехмерных объектов // Наука и образование. МГТУ им. Н.Э. Баумана. Электрон. журн. 2011. № 12. URL: http://technomag.neicon.ru/doc/280112.html

[15] Галкин В.А., Миляев Н.А. Подходы к построению имитационных моделей сети хранения данных // Инженерный вестник. Электронный научно-технический журнал (МГТУ им. Н.Э. Баумана). 2013. № 8. С. 4. URL: http://engsi.ru/doc/638235.html

[16] Галкин В.А., Костенко Д.В. Алгоритм выбора аппаратных средств сервера СУБД ERP-систем // Известия высших учебных заведений. Машиностроение. 2010. № 2. С. 50-59.